東京高等裁判所 平成９年（行ケ）３１３号 判決 1999年3月18日
東京都千代田区丸の内２丁目２番３号
原告
三菱電機株式会社
代表者代表取締役
北岡隆
訴訟代理人弁理士
竹中岑生
東京都千代田区霞が関３丁目４番３号
被告
特許庁長官
伊佐山建志
指定代理人
祖父江榮一
同
斉藤操
同
井上雅夫
同
廣田米男
主文
原告の請求を棄却する。
訴訟費用は原告の負担とする。
事実
第１ 当事者の求めた裁判
１ 原告
特許庁が平成７年審判第９５９１号事件について平成９年９月２９日にした審決を取り消す。
訴訟費用は被告の負担とする。
２ 被告
主文と同旨
第２ 請求の原因
１ 特許庁における手続の経緯
原告は、昭和６３年９月１日に発明の名称を「マイクロコンピュータ」とする発明（以下「本願発明」という。）について特許出願（昭和６３年特許願第２２１１２０号）をしたところ、平成７年３月６日に拒絶査定を受けたので、同年５月８日に拒絶査定不服の審判を請求し、平成７年審判第９５９１号事件として審理された結果、平成９年９月２９日に「本件審判の請求は、成り立たない。」との審決を受け、平成９年１１月４日にその謄本の送達を受けた。
２ 特許請求の範囲（別紙図面１参照）
バスを介して接続されたメモリと中央演算処理装置とを備えて成るマイクロコンピュータにおいて、
前記バスを介して前記メモリと前記中央演算処理装置との間に接続されていて、基本クロック信号入力部を有し、入力される基本クロック信号に基づいて、前記メモリの動作速度を規定する第１のクロック信号と、この第１のクロック信号より周波数の高い前記中央演算処理装置の処理速度を規定する第２のクロック信号とを生成する機能を備えるものであって、前記中央演算処理装置に前記第２のクロック信号を供給して当該第２のクロックに同期させて前記中央演算処珪装置からのアドレスを前記メモリに出力して前記メモリと前記中央演算処理装置とを同期させて動作させるとともに、前記中央演算処理装置より前記第２のクロック信号に同期して出力させるデータ信号を入力して、このデータ信号を前記第１のクロック信号に対応した周期のデータ信号に変換し、この変換されたデータ信号を、前記第１のクロック信号に対応させて前記メモリに書込む制御手段
を備えたことを特徴とするマイクロコンピュータ。
３ 審決の理由
別添審決書の理由の写のとおりである。
４ 審決の取消事由
審決の理由ＡないしＣは認める。同Ｄは争う（ただし、原告の平成９年７月２２日付手続補正書による補正に関する「(1)上記Ｃ．(1)で、Ａｍｅｍの開始に関して、「第２図(e)に示すように、メモリ４へのアドレス信号Ａｍｅｍは第２のクロック信号φｃに同期してメモリ４へ出力されている」としている」（１１頁末行ないし１２頁４行）及び「(2)上記Ｃ．(1)で「中央演算処理装置１からのアドレス信号Ａｃｐｕは書込み制御回路６を介してスルーされ、アドレス信号Ａｍｅｍとしてメモリ４に出力される。つまり、メモリ４へのアドレス出力は、中央演算処理装置１が出力したアドレスを書込み制御回路６が受けて直ちにメモリ４へ送出される（スルーされる）としている。」（１２頁１０行ないし１６行）との認定は認める。）。
審決は、本願明細書及び本願書添付図面には当業者が容易に実施をすることができる程度に技術的事項が記載されているのに、これを看過したものであって、違法であるから、取り消されるべきである。
(1)ア 本願明細書のＡｍｅｍの開始に関して、「第２図(e)に示すように、メモリ４へのアドレス信号Ａｍｅｍは第２のクロック信号φｃに同期してメモリ４へ出力されている」の意味は、次のとおり明らかである。
別紙図面１の第１図に示すように、書込み制御回路６にはクロック信号φが入力されており、書込み制御回路６はクロック信号φをもとに動作している。そのため、書込み制御回路６の出力であるアドレスバス７のアドレス信号Ａｍｅｍはクロック信号φに基づき、それに同期して動作している。クロック信号φｃはクロック信号φが中央演算処理装置１にそのまま供給されているものであり、クロック信号φとクロック信号φｃとは同じものであるから、アドレス信号Ａｍｅｍは第２のクロック信号φｃに同期して、アドレス信号Ａｃｐｕと同じタイミングで、すなわち、同じサイクルでメモリ４へ出力されることが明らかである。ここに、「同期」とは、「二つ以上の信号や処理のタイミングが合うこと」を意味するものであることは、いうまでもない。第２のクロック信号φｃは、クロック信号φがそのまま供給されることにより生成され、アドレス信号Ａｍｅｍは、第２のクロック信号φｃと同一の信号であるクロック信号φに基づいて生成され、それにタイミングをあわせて動作するものである。
このように、第２のクロック信号φｃとアドレス信号Ａｍｅｍとの生成過程及びタイミングにおける関係は明白であって、第２図はこのような相互関係を明示しているものである。
イ 被告は、複数の装置に同一のクロック信号を与え、それら装置を同一のクロック信号で動作させることと、それら装置の信号の授受や処理のタイミングが合うこととは全く関係のないことである旨主張する。しかし、本願発明のマイクロコンピュータは、単に中央演算処理装置１及び書込み制御回路６が同一のクロック信号で動作するだけではなく、次の<１>、<２>のような動作を行うものであって、アドレス信号Ａｍｅｍは第２のクロック信号φｃに同期して、アドレス信号Ａｃｐｕと同じタイミングでメモリ４へ出力されるものであるから、被告の主張は理由がない。
<１> アドレス信号ＡｃＰｕの書込み制御回路６への入力による中央演算処理装置１での書込み処理サイクルに応じて、アドレス信号Ａｍｅｍのメモリ４への入力によるメモリ４へのアクセスが開始される。
<２> アドレス信号Ａｃｐｕはクロック信号φｃの立上りに応じて出力され、アドレス信号Ａｍｅｍは前記クロック信号φｃの立上りに対応するクロック信号φの立上りに応じてメモリ４へ出力されるものであり、アドレス信号Ａｃｐｕの書込み制御回路６への入力と同じタイミングでアドレス信号Ａｍｅｍのメモリ４への入力が行われる。
(2)ア 本願明細書の「中央演算処理装置１からのアドレス信号Ａｃｐｕは書込み制御回路６を介してスルーされ、アドレス信号Ａｍｅｍとしてメモリ４に出力される。つまり、メモリ４へのアドレス出力は、中央演算処理装置１が出力したアドレスを書込み制御回路６が受けて直ちにメモリ４へ送出される（スルーされる）」との記載は、中央演算処理装置１が出力したアドレスを受けた書込み制御回路６が、このアドレスを「直ちに」、すなわち、「時間的間隔を置くことなく、直に」メモリ４へ送出することを意味することは明らかであり、その技術的意味に疑問の余地はない。
このような書き込み制御回路６の構成は、本願明細書の記載から当業者が容易に実施し得るものである。すなわち、高速動作するアドレス信号Ａｃｐｕをラッチし、ある期間保持する周知のラッチ回路を基本構成とする極めて一般的な構成で実現できる。ここでいうラッチ回路とは、いうまでもなく、タイミシグ入力Ｔとしてのラッチ信号が入力された瞬間のデータ入力Ｄを次のラッチ信号が入力されるまで出力信号Ｑとして出力し続けるものである。その回路構成は、当業者ならずとも当然に導き出せるものであるが、その一例を示せば、別紙図面２のようになる。その(a)は回路構成図、(b)はタイムチャートである。別紙図面２(b)に示すＴ1のタイミングにおいて、中央演算処理装置１からのアドレス信号Ａｃｐｕがラッチ回路［Ⅰ］のデータ入力Ｄとして入力されると、タイミング入力Ｔとしての信号<１>の入力があるので、このアドレスは出力信号Ｑとして直ちに出力され、アドレス信号Ａｍｅｍとしてメモリ４へ送出される（スルーされる）のである。
イ 被告は、出力信号は入力信号の読取り開始から所定の時間遅れを持って出力されるから、「時間的に間隔を置くことなく、直ちに」アドレスバス上の信号を取り込むと、全く意味がないものを取り込み、その結果として、その出力もまた無意味なものとなると主張する。
純理論的かつ微視的な観点からは、信号の伝達の遅れ、すなわち、信号の確定のための時間が存在することは否定し得ないが、そのような微小時間は、クロック信号のパルス幅、すなわち、クロック信号の立上りから立下りまでの時間に比べて、実質的に無視できる程度の時間に過ぎない。そうでなければ、クロック信号によるタイミング制御が的確に遂行できないことが明白だからである。原告は、このような実質的に無視できる程度の微少時間を捨象し、中央演算処理装置１が出力したアドレスを受けた書込み制御回路６が、このアドレスを「直ちに」、すなわち、実質的に余分な「時間的間隔を置くことなく、直に」メモリ４へ送出するとして、実質的な観点から論を進めているものであって、被告の主張は不当である。
ウ また、被告は、本願明細書及び本願書添付図面には、制御回路６が原告が示す別紙図面２(a)のような構成であることを示すものは存在せず、この回路構成は本願明細書及び本願書添付図面記載事項とは全く関係ない旨主張する。しかし、別紙図面２に示す事項は、本願明細書及び本願書添付図面を参照すれば、少なくとも当業者においては容易に実施できるものであって、被告の主張は当を得ていない。
(3)ア 本願明細書の「制御回路６からメモリ４に出力されるＡｍｅｍを引き延ばす必要があること」についても、そのような必要性についての認識がありさえすれば、本願明細書の記載から当業者が容易に実施し得るものである。
すなわち、アドレス信号Ａｍｅｍを引き延ばすための構成は、当業者ならずとも容易に実施し得るものであって、上述した別紙図面２の構成を、その一例として示すことができる。
このような構成は、別紙図面２に示す周知のラッチ回路［Ⅰ］におけるタイミング入力Ｔとしての信号<１>について、別紙図面２(b)におけるタイミングＴ1での信号発生後は、タイミングＴ3まで信号を発生しないように、その信号間隔を長くすればよいだけのことである。
これは、例えば、周知のラッチ回路［Ⅱ］を用い、データ入力Ｄとして書き込み制御信号５を入力し、タイミング入力Ｔとしてクロック信号φの反転信号φを入力して、ラッチ回路［Ⅱ］の反転出力信号Ｑとクロック信号φとの論理積（ＡＮＤ）をとったものを、信号<１>とすればよいのである。
イ 被告は、別紙図面２(a)として示す回路構成図は、本願明細書及び本願書添付図面記載事項とは全く関係のないものであるばかりでなく、その動作も原告主張のとおり動作しない旨主張するが、別紙図面２に示す事項は、本願明細書及び本願書添付図面を参照すれば、少なくとも当業者においては、容易に実施できるものであって、被告の主張は当を得ていない。
(4) 以上のとおり、本願明細書及び本願書添付図面は、当業者が容易に実施をすることができる程度に記載されたものであって、本件審決は不当である。
第３ 請求の原因に対する認否及び被告の主張
１ 請求の原因１ないし３の事実は認め、同４は争う。審決は認定判断を誤っておらず、何ら違法な点は存在しない。
２ 被告の主張
(1)ア 原告は、クロック信号φとクロック信号φｃとは同じものであるから、アドレス信号Ａｍｅｍは第２のクロック信号φｃに同期して、アドレス信号Ａｃｐｕと同じタイミングで、すなわち、同じサイクルでメモリ４へ出力されることが明らかであると主張する。
装置は与えられるクロック信号によって処理が進行する。しかし、これは装置自体の処理であり、との装置が他の装置とデータの授受を行うには、他の装置から与えられる信号を、何を契機にどの時点で読込むのか、内部処理によって得られた出力信号をどの時点で出力し、出力したことをいかにして相手装置に伝えるか等を規定する必要がある。複数の装置に同一のクロック信号を与え、それら装置を同一のクロック信号で動作させることと、それら装置の信号の授受や処理のタイミングが合うこととは全く関係のないことである。ところが、本願明細書及び本願書添付図面には、アドレス信号Ａｃｐｕが中央演算処理装置１からどの時点で出力されるのか、その信号を書込み制御回路６がどの時点で、何を契機に読込みを開始するのか、アドレス信号Ａｍｅｍが書込み制御回路６からどの時点で出力されるのか全く特定されていない。
クロック信号φとクロック信号φｃとは同じものであることのみを根拠に、アドレス信号Ａｍｅｍは第２のクロック信号φｃに同期して、アドレス信号Ａｃｐｕと同じタイミングで、すなわち、同じサイクルでメモリ４へ出力されるとする原告の主張は、本願明細書及び本願書添付図面の記載に基づかないものであり、コンピュータ技術において自明あるいは当然のことでもない。
イ また、原告は、第２のクロック信号φｃとアドレス信号Ａｍｅｍとの生成過程及びタイミングにおける関係は明白であって、第２図はこのような相互関係を明示しているものであると主張する。
しかし、本願書添付図面の第２図には各信号が羅列されているのみで、各信号間のタイミング関係及び依存関係は何も示されていない。したがって、第２のクロック信号φｃとアドレス信号Ａｍｅｍとの生成過程及びタイミングにおける関係は、本願明細書及び本願書添付図面には開示されていないのである。
(2)ア 「スルー」という語は、情報処理の技術分野で明確な意味を有する語として一般的に使用されるものではなく、本願明細書にも全く定義はされていない。しかるに、原告は、「時間的間隔」という新たな語を何ら定義することなく用い、「スルー」が「時間的間隔を置くことなく、直に」と主張するのみで、その根拠を示していないから、「スルー」の技術的意味は、依然として明らかではない。
イ 装置から出力された信号は、出力の開始後直ちに確定するものではなく、何らかの時間遅れをもって確定する。前段の装置から出力された信号を後段の装置で読込むためには、前段装置から出力される信号が確定するのを待って読込み動作を開始しなければならないこと、そして、読込んだ信号から出力すべき信号を作成するには、内部の回路が動作し安定した出力を得るための時間が必要であること、そのため、出力信号は入力信号の読取り開始から所定の時間遅れを持って出力されることは技術常識である。本願発明においても、中央演算処理装置がメモリアクセスのためのアドレスの出力を開始した直後はアドレスバス上のアドレス情報は不確定な状態であり、中央演算処理装置がアドレスの出力を開始した時、「時間的間隔を置くことなく、直に」アドレスバス上の信号を取り込むと、全く意味のないものを取り込み、その結果として、その出力もまた、無意味なものとなる。
ウ 本願明細書及び本願書添付図面には、書込み制御回路６の構成を示唆する記載はなく、書込み制御信号５がどのような働きをし、どのように利用するかに関する開示も存在しない。本願明細書及び添付図面には、書込み制御回路６が原告が示す別紙図面２(a)のような構成であることを示すものは存在せず、この回路構成が、本願明細書及び本願書添付図面記載事項とは全く関係のないものであることは明らかである。
また、原告は別紙図面２(b)を本願明細書の第２図に相当するとしている。しかし、別紙図面２(b)はＴ1、Ｔ2、Ｔ3における各信号の時間関係を明記し、更に本願添付図面の第２図には存在しない「信号<１>」を付加するものである。別紙図面２(b)は本願明細書及び第２図が有しない重大な技術的意味を付加するものであり、これを本願明細書の第２図に相当するとする原告の論は不当なものである。
更に、原告は別紙図面２(a)の説明として、別紙図面２(b)に示すＴ1のタイミングにおいて、中央演算処理装置１からのアドレス信号Ａｃｐｕがラッチ回路［Ⅰ］のデータ入力Ｄとして入力されると、タイミング入力Ｔとしての信号<１>の入力があるので、このアドレスは出力信号Ｑとして直ちに出力され、アドレス信号Ａｍｅｍとしてメモリ４へ送出される（スルーされる）のであるとしている。しかし、その別紙図面２からも明らかなように、Ｔ1のタイミングでは中央演算処理装置１からのアドレス信号Ａｃｐｕは確定しておらず、ラッチ回路［Ⅰ］のデータ入力Ｄは不確定の状態である。そのため、「タイミング入力Ｔとしてのラッチ信号が入力された瞬間のデータ入力Ｄを次のラッチ信号が入力されるまで出力信号Ｑとして出力し続ける」ラッチ回路の出力は全く無意味なものであり、「中央演算処理装置１からのアドレス信号Ａｃｐｕがラッチ回路［Ⅰ］のデータ入力Ｄとして入力されると、タイミング入力Ｔとしての信号<１>の入力があるので、このアドレスは出力信号Ｑとして直ちに出力され、アドレス信号Ａｍｅｍとしてメモリ４へ送出される（スルーされる）」ことはあり得ない。
すなわち、原告が別紙図面２(a)及び別紙図面２(b)に示すものは、本願明細書及び本願書添付図面記載事項とは全く関係のないものであるばかりでなく、その動作も、中央演算処理装置１からのアドレス信号Ａｃｐｕを「時間的間隔を置くことなく、直に」メモリ４へ送出するものではない。
(3) 原告は、アドレス信号Ａｍｅｍを引き延ばすための構成は、当業者ならずとも容易に実施し得るものであって、上述した別紙図面２の構成を、その一例として示すことができると主張する。しかし、原告が別紙図面２(a)として示す回路構成図は、本願明細書及び本願書添付図面記載事項とは全く関係のないものであるばかりでなく、その動作も原告主張のとおり動作しないことは前述したとおりである。
第４ 証拠
証拠関係は、本件記録中の書証目録のとおりであるから、これを引用する。
理由
第１ 請求の原因１ないし３の事実は当事者間に争いがない。また、審決の理由ＡないしＣの事実も当事者間に争いがない。
第２ 審決の取消事由について判断する。
１ 甲第２ないし第９号証によれば、本願発明の書込み制御手段は、中央演算処理装置とメモリで使用するクロック信号を分離し、それぞれの動作速度に見合った異なる周波数に設定した場合であっても、中央演算処理装置より出力させるデータ信号を入力して、このデータ信号をより周波数の低いクロック信号に対応した周期のデータ信号に変換し、この変換されたデータ信号を、メモリに書込むというものであることが認められる。しかし、これが円滑にされるためには、中央演算処理装置の出力と書込み制御手段の読込むタイミング、また、書込み制御手段の出力とメモリの読込むタイミングが適切なものでなければならないところ、甲第２ないし第９号証によれば、審決の理由Ｂの６頁８行ないし１１行及びＤの１３頁１５行ないし１８行の摘示に係る本願明細書の「前記メモリと前記中央処理装置とを同期させて動作させる」、「メモリ４は、高速で動作している中央演算処理装置１と同期してメモリ書込み動作に入る」との記載は、上記２つのタイミングを含む中央処理装置とメモリにおける動作のタイミングに関する記載と認められる。
そして、甲第２ないし第９号証によれば、この点に関して、本願発明の実施例においては、従来例と異なり、中央演算処理装置１とメモリ４との間に書込み制御回路６が設けられ、書込み制御回路６は、中央演算処理装置１からのアドレス信号Ａｃｐｕが入力され、これをアドレス信号Ａｍｅｍに変換し、メモリ４に出力するというものであることが認められる。しかし、これによって得られる中央演算処理装置１、書込み制御回路６及びメモリ４の動作のタイミングがいかなるものであるかを知るためには、書込み制御回路６に、中央演算処理装置１のアドレス信号Ａｃｐｕを、何を契機としてどの時点で読込むのか、書込み制御回路６に読込まれたアドレス信号Ａｃｐｕをどのように内部処理してＡｍｅｍに変換するのか、内部処理によって得られたアドレス信号Ａｍｅｍをどの時点で出力し、出力したことをどのようにしてメモリ４に伝えるかを規定する必要があることは明らかである。
ところが、甲第２号証ないし第９号証によれば、本願書添付図面の第２図に本願発明の一実施例の動作を示すタイムチャートがあり、それには、(a)クロック信号φ、(b)第２のクロック信号φｃ、(c)アドレス信号Ａｃｐｕ、(e)アドレス信号Ａｍｅｍの各信号が羅列されているものの、本願明細書及び本願書添付図面には、上記各信号間のタイミング関係及び依存関係について開示がないことが認められる。
そうすると、書込み制御回路が中央演算処理装置との関連において、どのようなタイミングでメモリに出力するのか不明であるから、本願明細書の上記「前記メモリと前記中央処理装置とを同期させて動作させる」、「メモリ４は、高速で動作している中央演算処理装置１と同期してメモリ書込み動作に入る」との記載は、いかなることを意味するのか不明であるといわざるを得ない。
２(1) そして、上記のとおり、本願明細書及び本願書添付図面には、上記各信号間のタイミング関係及び依存関係について開示がないから、平成９年７月２２日付手続補正書の(1)における「第２図(e)に示すように、メモリ４へのアドレス信号Ａｍｅｍは第２のクロック信号φｃに同期してメモリ４へ出力されている」との補正について、第２図が、上記の「同期」が何を意味するのか示すものとは認められないとした審決の認定判断に誤りはない。
(2) 原告は、クロック信号φとクロック信号φｃとは同じものであるから、アドレス信号Ａｍｅｍは第２のクロック信号φｃに同期して、アドレス信号Ａｃｐｕと同じタイミングで、すなわち、同じサイクルでメモリ４へ出力されることが明らかであると主張する。しかし、複数の装置に同一のクロック信号を与え、各装置を同一のクロック信号で動作させた場合に、上記各装置の信号の授受や処理のタイミングが合うということが自明ないし当然であると認めるに足りる証拠はないから、クロック信号φとクロック信号φｃとは同じものであるとしても、そのことから直ちに、「アドレス信号Ａｍｅｍは第２のクロック信号φｃに同期して、アドレス信号Ａｃｐｕと同じタイミングで、すなわち、同じサイクルでメモリ４へ出力される」ということはできない。
この点に関して、原者は、<１>アドレス信号Ａｃｐｕの書込み制御回路６への入力による中央演算処理装置１での書込み処理サイクルに応じて、アドレス信号Ａｍｅｍのメモリ４への入力によるメモリ４へのアクセスが開始される、<２>アドレス信号Ａｃｐｕはクロック信号φｃの立上りに応じて出力され、アドレス信号Ａｍｅｍは前記クロック信号φｃの立上りに対応するクロック信号φの立上りに応じてメモリ４へ出力されるものであり、アドレス信号Ａｃｐｕの書込み制御回路６への入力と同じタイミングでアドレス信号Ａｍｅｍのメモリ４への入力が行われることをその主張の根拠とする。しかし、<１>については、メモリ４へのアクセスの開始が、中央演算処理装置１での書込み処理サイクルに「応じて」行われる、すなわち、両者に因果関係があることは認められるものの、それが「同じタイミングで」ないし「同期して」行われるとの趣旨と解することはできない。また、<２>については、本件全証拠によっても、本願明細書に「アドレス信号Ａｃｐｕはクロック信号φｃの立上りに応じて出力され」、「アドレス信号Ａｍｅｍは前記クロック信号φｃの立上りに対応するクロック信号φの立上りに応じてメモリ４へ出力される」、「アドレス信号Ａｃｐｕの書込み制御回路６への入力と同じタイミングでアドレス信号Ａｍｅｍのメモリ４への入力が行われる」との各記載があるとは認められない。のみならず、単にアドレス信号Ａｃｐｕが「クロック信号φｃの立上りに応じて出力」され、アドレス信号Ａｍｅｍが「クロック信号φｃの立上りに対応するクロック信号φの立上りに応じてメモリ４へ出力される」ことの記載のみから、「アドレス信号Ａｃｐｕの書込み制御回路６への入力と同じタイミングでアドレス信号Ａｍｅｍのメモリ４への入力が行われる」ともいえない。
したがって、原告の主張は理由がない。
３(1) 原告は、本願明細書の「中央演算処理装置１からのアドレス信号Ａｃｐｕは書込み制御回路６を介してスルーされ、アドレス信号Ａｍｅｍとしてメモリ４に出力される。つまり、メモリ４へのアドレス出力は、中央演算処理装置１が出力したアドレスを書込み制御回路６が受けて直ちにメモリ４へ送出される（スルーされる）」との記載は、中央演算処理装置１が出力したアドレスを受けた書込み制御回路６が、このアドレスを「直ちに」、すなわち、「時間的間隔を置くことなく、直に」メモリ４へ送出することを意味することは明らかであり、その技術的意味に疑問の余地はないと主張する。
しかし、弁論の全趣旨によれば、中央演算処理装置１からのアドレス信号Ａｃｐｕを書込み制御回路６において正確に読込むためには、アドレス信号Ａｃｐｕの確定を待つ時間が必要であり、また、読込んだ後においてもメモリ４へのアドレス信号Ａｍｅｍを作成するための時間が必要であり、そのため、出力信号は入力信号の読取り開始から所定の時間遅れを持って出力されることは技術常識であると認められる。したがって、原告の「中央演算処理装置１が出力したアドレスを受けた書込み制御回路６が、このアドレスを「直ちに」、すなわち「時間的間隔を置くことなく、直に」メモリ４へ送出することを意味する」との主張は採用することができない。
(2) この点に関して、原告は、信号の確定のための時間が存在することは否定し得ないとしつつ、そのような微小時間は、クロック信号のパルス幅、すなわち、クロック信号の立上りから立下りまでの時間に比べて、実質的に無視できる程度の時間に過ぎない旨主張するけれども、本願発明は、書込み制御手段を備えたことを特徴とするものであるにもかかわらず、その動作のタイミングに関して、何故に無視できるのかという理由は明らかでないから、原告の主張は採用できない。
(3) また、原告は、書込み制御回路６の構成は、本願発明の明細書の記載から当業者が容易に実施し得るものであるとして、別紙図面２を一例として示す。
しかし、同図面２(b)に示されるＴ1のタイミングでは、中央演算処理装置１からのアドレス信号Ａｃｐｕはまだ確定していないものと解されるから、その時点で、タイミング入力として信号<１>がラッチ回路［Ｉ］に入力されたとしても、その出力端子Ｑにはアドレス信号Ａｃｐｕに対応するアドレス信号Ａｍｅｍは出力されないものといわざるを得ない。したがって、同図面２(a)の回路構成図を、中央演算処理装置１が出力したアドレス信号Ａｃｐｕを、「時間的間隔を置くことなく、直に」メモリ４へ送出するものを示したものと認めることはできない。
したがって、平成９年７月２２日付手続補正書の(1)の補正に関し、中央演算処理装置１・制御回路６・メモリ４の構成、それらの制御関係あるいはタイミング関係等技術的内容が開示され、「同期」に関する事項が開示されたとは認められないとした審決の認定判断に誤りはない。
４ 原告は、本願明細書の「制御回路６からメモリ４に出力されるＡｍｅｍを引き延ばす必要があること」についても、そのような必要性についての認識がありさえすれば、本願明細書の記載から当業者が容易に実施し得るものであるとして、別紙図面２の構成を、その一例として示している。しかし、別紙図面２(a)の回路構成図は、書込み制御回路６の構成を示すものとは認められないことは前示のとおりであるから、原告の主張は採用することができない。
したがって、平成９年７月２２日付手続補正書の(2)、(3)の補正に関し、Ａｍｅｍを引き延ばす必要があることを述べるのみで、その具体的技術手段の開示は全くなく、この補正によっても、「メモリと中央処理装置とを同期させて動作させる」ことの技術的内容が開示されたとは認められないとした審決の判断に誤りはない。
５ 以上のとおりでなるから、「前記メモリと前記中央処理装置とを同期させて動作させる」、「メモリ４は、高速で動作している中央演算処理装置１と同期してメモリ書込み動作に入る」に関する事項は、当業者が理解し、容易に実施しうる程度に開示されたとは認められないとした審決の認定判断に誤りはなく、審決には原告主張の違法はない。
第３ 結論
よって、原告の本訴請求は、理由がないから、これを棄却することとし、訴訟費用の負担について行政事件訴訟法７条、民事訴訟法６１条を適用して、主文のとおり判決する。
（口頭弁論終結日・平成１１年３月４日）
（裁判長裁判官 清永利亮 裁判官 山田知司 裁判官 宍戸充）
別紙図面１
<省略>
別紙図面２
<省略>
理由
Ａ． 手続きの経緯等
本願は、昭和６３年９月１日の出願であつて、補正された明細書及び図面の記載からみて、「マイクロコンピュータ」に関するものと認める。
Ｂ． 当審の拒絶理由
当審において、平成９年５月１４日付けで通知した拒絶の理由は次のとおりである。
本件出願は、明細書及び図面の記載が下記の点で不備のため、特許法第３６条第３項及び第４項に規定する要件を満たしていない。
記
出願人は、平成９年４月８日付け手続補正書で
(1)出願人は特許請求の範囲を補正し「第２のクロック信号に同期させて前記中央処理装置からのアドレスを前記メモリに出力して前記メモリと前記中央処理装置とを同期させて動作させる」ことを要件とし、さらに、
(2)明細書の第４頁第１３行目ないし第５頁第６行目を補正することにより、「・・・中央演算処理装置に第２のクロック信号を供給して当該第２のクロック信号に同期させて中央演算処理装置からのアドレス（アドレス信号Ａｃｐｕ）をメモリに出力（アドレス信号Ａｍｅｍ出力）してメモリと中央演算処理装置とを同期させて動作させる・・・」とし、
(3)明細書第７頁第１５行目の後に文を挿入することにより、「メモリ４へのアドレス信号Ａｍｅｍは第２のクロック信号φｃに同期してメモリ４へ出力されている。すなわち、処理装置１からのアドレス信号Ａｃｐｕは書込み制御回路６を介してスルーされ、アドレス信号Ａｍｅｍとしてメモリ４に出力される。・・・。つまり、メモリ４は、高速で動作している中央演算処理装置１と同期してメモリ書込み動作に入ることができる・・」とし、
(4)明細書第１０頁第１０行目の後に文を挿入することにより、「制御手段は、中央演算処理装置に第２のクロック信号を供給して当該第２のクロック信号に同期させて中央演算処理装置からのアドレス出力をメモリに出力してメモリと中央演算処理装置とを同期させて動作させる機能を備えているので、メモリは、高速で動作している中央演算処理装置と同期してメモリ書込み動作に入ることができ、書込み動作も早く終了するとともに、このように早く終了することが中央演算処理装置の高速化に貢献する。」とした。
本願出願当初の明細書では、
(1)明細書第５頁４行乃至６行で、「中央処理装置１を前記メモリ４の動作に依存しない独自の速度で動作可能に構成したものである。」とし、
(2)明細書第７頁１行乃至５行で、「このクロック信号φがφｃとして中央演算処理装置１にそのまま供給されている。また、クロックは信号φｍについてはφｃをメモリ４の動作速度に対応させて分周することによって生成されている。」とし、
(4)明細書第８頁４行乃至７行で、「これらの各信号を第２図(e)、(f)に示すようにクロック信号φｍに対応した周期のアドレス信号Ａｍｅｍおよびデータ信号Ｄｍｅｍに変換し、メモリ４に入力する。」とし、
(5)明細書第８頁１２行乃至１４行で、「クロック信号φｍの”Ｌ”レベル期間ｔ３の間でアドレス信号Ａｍｅｍで指定されたアドレスにデータ信号Ｄｍｅｍが書き込まれる。」とし、
(6)明細書第８頁１７行乃至９頁１行で、「中央演算処理装置１はアドレス信号Ａcpｕとデータ信号Ｄｃｐｕを送出した後は、・・制御回路６がこれらの信号を２倍の周期の信号に変換してメモリ４に送出してくれる」としている。
また、本願発明の実施例の動作を説明すためのタイムチャートの構成を示すブロック図とする第２図においても、そこに示される(a)乃至(g)の各信号が如何なる関係にあるのかは全く示されておらず、アドレス信号Ａｍｅｍが何を契機に変化し始め、たとえぱφｃ、Ａｃｐｕと如何なる関係にあるかのか全く開示されていない。
さらに、クロック信号φｍとアドレス信号Ａｍｅｍの関係も前記出願当初の明細書の(5)以上のものは存在せず、クロック信号φｍによって制御されるメモリ４が、如何なるタイミングでアドレス信号Ａｍｅｍを取り込み、動作を開始するのかに関しては全く開示されていない。
前記補正書における、
(1)(2)(3)及び(4)の「前記メモリと前記中央処理装置とを同期させて動作させる」、「メモリ４は、高速で動作している中央演算処理装置１と同期してメモリ書込み動作に入る」が如何なることを意味するのか不明である。
(3)の「処理装置１からのアドレス信号Ａｃｐｕは書込み制御回路６を介してスルーされ、アドレス信号Ａｍｅｍとしてメモリ４に出力される」が如何なることを意味し、本願出願当初の明細書での「変換」と如何なる関係にあるのか不明である。
Ｃ． 請求人の対応
これに対して、請求人は平成９年７月２２日付け手続補正書により、発明の詳細な説明を補正した。この補正は、以下の通りである。
(1)明細書第７頁第１５行目ないし第１６行目に「送出する。・・・示すように」とあるのを次のように補正する。
「送出する。尚、第２図(e)に示すように、メモリ４へのアドレス信号Ａｍｅｍは第２のクロック信号のｃに同期してメモリ４へ出力されている。すなわち、中央演算処理装置１かちのアドレス信号Ａｃｐｕは書込み制御回路６を介してスルーされ、アドレス信号Ａｍｅｍとしてメモリ４に出力される。つまり、メモリ４へのアドレス出力は、中央演算処理装置１が出力したアドレスを書込み制御回路６が受けて直ちにメモリ４へ送出される（スルーされる）ので、早くアクセスを開始できる。これは、中央演算処理装置１のアドレス出力に同期させて（第２図(c)・(e)）、そのアドレス出力サィクルからメモリ４へのアドレス出力を開始させるということ、即ち、メモリ４と中央演算処理装置１とを同期させて動作させ、時間の無駄をなくすようにしている。このように、メモリ４は、高速で動作している中央演算処理装置１と同期してメモリ書込み動作に入ることができる。言い換えれば、中央演算処理装置１が書き込みサイクルに入ったサイクルから同期して、アクセスに遅延なく、メモリ４も書き込みサイクルに入る（第２図(c)・(e)で示すように、中央演算処理装置１の書き込みサイクルであるｔ２の前半に同期して同時にメモリ４も書き込みサイクルに入っている）ので、書込み動作も早く終了するとともに、このように早く終了することが中央演算処理装置１の高速化に貢献する。また、第２図(d)に示すように、」
(2)同書第８頁第７行目に「なお、」とあるのを次のように補正する。
「すなわち、中央演算処理装置１からのアドレス、データ出力は、中央演算処理装置１のクロック信号φｃで動作しているため、クロック信号φｃの１サイクル分しか、アドレス、データが出力されないので、メモリ４をアクセスするための時間を得るため、書込み制御回路６により中央演算処理装置１のアドレス、データ出力を受けて、メモリ４に必要な時間、メモリ４用のアドレス、データ出力をメモリ４に与えるようにするため、メモリ４用のアドレス、データ出力時間を調整する（延ばす）処理を「変換」と称している。厳密には、このように変換された（延長された）メモリ４用のアドレス、データ出力時間中に出力されるアドレス信号Ａｍｅｍ、データ信号Ｄｍｅｍがメモリ４に入力される。尚、」
(3)同書第８頁第１５行目に「従って、」とあるのを次のように補正する。
「ここで、中央演算処理装置１がメモリ４のあるアドレスにデータを書き込む場合の動作について簡潔に説明する。
まず、中央演算処理装置１が、クロック信号φｃに同期して、第２図(c)、(d)に示すように（尚、次のサイクルは、中央演算処理装置１の次の処理を実行していることを示している。）、メモリ４に対してアドレス及びデータを出力する。ここで、書き込み動作であるということは、中央演算処理装置１からの書き込み制御信号５により制御する。メモリ４は、中央演算処理装置１のクロック信号φｃのサイクルでは書き込みが終了しないので、書き込み時間を中央演算処理装置１のクロック信号φｃのサイクルより長くとってメモリ４をアクセスさせる。つまり、まず、書き込み制御回路６は、書き込み制御信号５を受けて、メモリ４へのデータ書き込みのため、クロツク信号φｃに同期して出力したＡｃｐｕのアドレスをｔ３のサイクルまで引き延ばし、かつ同様に、Ａｃｐｕのアドレスに対応したＤｃｐｕの書き込みデータも、ｔ３の間、データがメモリ４に与えられるように引き延ばす（第２図(c)、(d)）。次に、書き込み制御回路６からの書き込み制御信号９は、中央演算処理装置１からの書き込み制御信号５を受けて、メモリ４に与えられるため、書き込み動作に必要な時間、例えばｔ２の間、メモリ４に出力する。これにより、ｔ２の間、Ａｍｅｍがメモリ４に出力される（第２図(e)）。そして、メモリ４の書き込みサイクルｔ２の間に、書き込み制御信号５により、書き込み制御回路６は、クロック信号φｍを生成してメモリ４に出力する。よって、指定したアドレスＡｍｅｍに、クロック信号φｍの“Ｌ”レベルの期間、データＤｍｅｍが書き込まれる（第２図(8)、(f)）。メモリ４は、アドレス、データ、書き込み制御信号、そしてクロック信号φｍ（動作クロック）を与えることで動作する。アクセス時間は、メモリ４に合わせた時間が必要となるので、この時間を、必要な時に得るように、書き込み制御回路６で調整する。従って、」
Ｄ． 当審の判断
(1)上記Ｃ．(1)で、Ａｍｅｍの開始に関して、「第２図(e)に示すように、メモリ４へのアドレス信号Ａｍｅｍは第２のクロック信号φｃに同期してメモリ４へ出力されている」としてるが、第２図中にも、明細書の同図の説明にもにも、第２のクロック信号φｃとアドレス信号Ａｍｅｍとが、それらの生成過程及びタイミングにおいて如何なる関係にあるのかは全く開示されていない。よって第２図が、上記の「同期」がなにを意味するのか示すものとは認められない。
(2)上記Ｃ．(1)で、「中央演算処理装置１からのアドレス信号Ａｃｐｕは書込み制御回路６を介してスルーされ、アドレス信号Ａｍｅｍとしてメモリ４に出力される。つまり、メモリ４へのアドレス出力は、中央演算処理装置１が出力したアドレスを書込み制御回路６が受けて直ちにメモリ４へ送出される（スルーされる）」としている。しかし、「アドレスを書込み制御回路６が受けて直ちにメモリ４へ送出（スルーする）」の「直ちに」が如何なる技術的意味を有するのかは全く説明されていない。また、アドレスを受けて直ちにメモリ４へ送出（スルーする）するための制御回路６の構成も全く開示されていない。そのため、上記補正によっても、中央演算処理装置１・制御回路６・メモリ４の構成、それらの制御関係あるいはタイミング関係等技術的内容が開示され、「同期」に関する事項が開示されたとは認められない。
(3)上記Ｃ．(2)(3)では、制御回路６からメモリ４に出力されるＡｍｅｍを引き延ばす必要があることを述べるのみで、その具体的技術手段の開示は全くない。この補正によっても、「メモリと中央処理装置とを同期させて動作させる」ことの技術的内容が開示されたとは認められない。
以上のように、上記拒絶理由で記載不備と指摘した「前記メモリと前記中央処理装置とを同期させて動作させる」、「メモリ４は、高速で動作している中央演算処理装置１と同期してメモリ書込み動作に入る」に関する事項は当業者が理解し、容易に実施しうる程度に開示されたとは認められない。